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93 lines
2.0 KiB
Verilog
93 lines
2.0 KiB
Verilog
`timescale 1ps / 1ps
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module XADC (
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ALM,
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BUSY,
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CHANNEL,
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DO,
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DRDY,
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EOC,
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EOS,
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JTAGBUSY,
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JTAGLOCKED,
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JTAGMODIFIED,
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MUXADDR,
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OT,
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CONVST,
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CONVSTCLK,
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DADDR,
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DCLK,
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DEN,
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DI,
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DWE,
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RESET,
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VAUXN,
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VAUXP,
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VN,
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VP
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);
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output BUSY;
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output DRDY;
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output EOC;
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output EOS;
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output JTAGBUSY;
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output JTAGLOCKED;
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output JTAGMODIFIED;
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output OT;
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output [15:0] DO;
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output [7:0] ALM;
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output [4:0] CHANNEL;
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output [4:0] MUXADDR;
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input CONVST;
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input CONVSTCLK;
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input DCLK;
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input DEN;
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input DWE;
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input RESET;
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input VN;
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input VP;
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input [15:0] DI;
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input [15:0] VAUXN;
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input [15:0] VAUXP;
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input [6:0] DADDR;
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parameter [15:0] INIT_40 = 16'h0;
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parameter [15:0] INIT_41 = 16'h0;
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parameter [15:0] INIT_42 = 16'h0800;
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parameter [15:0] INIT_43 = 16'h0;
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parameter [15:0] INIT_44 = 16'h0;
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parameter [15:0] INIT_45 = 16'h0;
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parameter [15:0] INIT_46 = 16'h0;
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parameter [15:0] INIT_47 = 16'h0;
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parameter [15:0] INIT_48 = 16'h0;
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parameter [15:0] INIT_49 = 16'h0;
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parameter [15:0] INIT_4A = 16'h0;
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parameter [15:0] INIT_4B = 16'h0;
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parameter [15:0] INIT_4C = 16'h0;
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parameter [15:0] INIT_4D = 16'h0;
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parameter [15:0] INIT_4E = 16'h0;
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parameter [15:0] INIT_4F = 16'h0;
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parameter [15:0] INIT_50 = 16'h0;
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parameter [15:0] INIT_51 = 16'h0;
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parameter [15:0] INIT_52 = 16'h0;
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parameter [15:0] INIT_53 = 16'h0;
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parameter [15:0] INIT_54 = 16'h0;
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parameter [15:0] INIT_55 = 16'h0;
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parameter [15:0] INIT_56 = 16'h0;
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parameter [15:0] INIT_57 = 16'h0;
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parameter [15:0] INIT_58 = 16'h0;
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parameter [15:0] INIT_59 = 16'h0;
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parameter [15:0] INIT_5A = 16'h0;
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parameter [15:0] INIT_5B = 16'h0;
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parameter [15:0] INIT_5C = 16'h0;
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parameter [15:0] INIT_5D = 16'h0;
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parameter [15:0] INIT_5E = 16'h0;
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parameter [15:0] INIT_5F = 16'h0;
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assign BUSY = 1'b0;
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assign DRDY = 1'b1;
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endmodule |